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淺談格芯放棄7nm轉攻3D封裝的原因
2019-08-25 09:57瀏覽量:返回上一頁
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格芯工廠圖片.jpg

近日,宣布,采用12nm FinFET工藝,成功流片了基于ARM架構的高性能3D封裝芯片。這意味著格芯亦投身于3D封裝領域,將與英特爾、臺積電等公司一道競爭異構計算時代的技術主動權。

雖然格芯在去年宣布放棄繼續在7nm以及更加先進的制造工藝方向的研發,但這并不意味著其在新技術上再也無所作為。此次在3D封裝技術上的發力,正是格芯在大趨勢下所做出的努力,其新開發的3D封裝解決方案不僅可為IC設計公司提供異構邏輯和邏輯/內存集成途徑,還可以優化生產節點制造,從而實現更低延遲、更高帶寬和更小特征尺寸。

那么為什么格芯為何放棄7nm轉攻3D封裝呢?

3D封裝成半導體行業發展重點

同為半導體巨頭的英特爾、臺積電在3D封裝上投入更早,投入的精力也更大。去年年底,英特爾在其“架構日”上首次推出全球第一款3D封裝技術Foveros,在此后不久召開的CES2019大展上展出了采用Foveros技術封裝而成的Lakefield芯片。根據英特爾的介紹,該項技術的最大特點是可以在邏輯芯片上垂直堆疊另外一顆邏輯芯片,實現了真正意義上的3D堆疊。

而在日前召開的SEMICON West大會上,英特爾再次推出了一項新的封裝技術Co-EMIB。這是一個將EMIB和Foveros技術相結合的創新應用。它能夠讓兩個或多個Foveros元件互連,并且基本達到單芯片的性能水準。設計人員也能夠利用Co-EMIB技術實現高帶寬和低功耗的連接模擬器、內存和其他模塊。

臺積電在3D封裝上的投入也很早。業界有一種說法,正是因為臺積電對先進封裝技術的重視,才使其在與三星的競爭中占得優勢,獲得了蘋果的訂單。無論這個說法是否為真,封裝技術在臺積電技術版圖中的重要性已越來越突出。

在日前舉辦的2019中國技術論壇(TSMC2019 Technology Symposium)上,臺積電集中展示了從CoWoS、InFO的2.5D封裝到SoIC的3D封裝技術。CoWoS和InFO采用硅中介層把芯片封裝到硅載片上,并使用硅載片上的高密度走線進行互連,從而實現亞3D級別的芯片堆疊效果。SoIC則是臺積電主推的3D封裝技術,它通過晶圓對晶圓(Wafer-on-wafer)的鍵合方式,可以將不同尺寸、制程技術及材料的小芯片堆疊在一起。相較2.5D封裝方案,SoIC的凸塊密度更高,傳輸速度更快,功耗更低。

對此,半導體專家莫大康表示,半導體廠商希望基于封裝技術(而非前道制造工藝),將不同類型的芯片和小芯片集成在一起,從而接近甚至是達到系統級單芯片(SoC)的性能。這在異構計算時代,面對多種不同類型的芯片集成需求,是一種非常有效的解決方案。

封裝子系統“IP”或將成趨勢之一

產品功能、成本與上市時間是半導體公司關注的最主要因素。隨著需求的不斷增加,如果非要把所有電路都集成在一顆芯片之上,必然導致芯片的面積過大,同時增加設計成本和工藝復雜度,延長產品周期,因此會增大制造工藝復雜度,也會讓制造成本越來越高。這也是異構計算時代,人們面臨的主要挑戰。因此,從技術趨勢來看,主流半導體公司依托3D封裝技術,可以對復雜的系統級芯片加以實現。

根據莫大康的介紹,人們還在探索采用多芯片異構集成的方式把一顆復雜的芯片分解成若干個子系統,其中一些子系統可以實現標準化,然后就像IP核一樣把它們封裝在一起。這或許成為未來芯片制造的一個發展方向。當然,這種方式目前并非沒有障礙。首先是散熱問題。芯片的堆疊會讓散熱問題變得更加棘手,設計人員需要更加精心地考慮系統的結構,以適應、調整各個熱點。更進一步,這將影響到整個系統的架構設計,不僅涉及物理架構,也有可能會影響到芯片的設計架構。此外,測試也是一個挑戰。可以想象在一個封裝好的芯片組中,即使每一顆小芯片都能正常工作,也很難保證集成在一起的系統級芯片保持正常。對其進行正確測試需要花費更大功夫,這需要從最初EDA的工具,到仿真、制造以及封裝各個環節的協同努力。 


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( 以上內容僅供參考,歐子(上海)電子科技有限公司有最終解釋權)

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